Cadence宣布完成GDDR6IP制造，基于三星7LPP制程生产

11月27日消息，Cadence 刚刚宣布，已经在三星 7nm LPP 工艺基础上，完成了其 GDDR6 IP 的制造。这项进展，有望为其它 SoC 快速、便捷地整合对 GDDR6 内存的支持，奠定成功的基础。Cadence 的 GDDR6 IP 解决方案，包含了自家的 Denali 内存控制器、实体接口、以及验证 IP 。其控制器和 PHY 的每个引脚，支持高达 16Gbps 的数据传输。此外，该方案的低误码率（Low BER）特性，可减少内存总线上的重试延迟、从而保障更高的内存带宽。

Cadence 表示，除显卡外，其 GDDR6 IP 方案亦可用于人工智能、自动驾驶、自动数据采集系统（ADAS）、加密货币挖矿、高性能计算机（HPC）等领域。

据悉，7nm LPP 是三星最先进的制造工艺，在特定层级上使用了极紫外光刻（EUVL）。目前该技术被用于一款未具名的 SoC 上，预计未来会有更广泛的运用。三星表示7nm LPP在自家10LPE工艺的基础上降低了50%功耗，同时实现20%性能提升和40%的芯片面积缩减。此前，Cadence已经联合美光展示首款DDR5内存验证模组，括控制器和PHY物理层，采用台积电7nm工艺制造，运行频率达4400MHz，相比目前商用最快的DDR4-3200快将近37.5%。

据悉，Cadence和美光已经开始研发16Gb容量的DDR5产品，并计划在2019年底量产。据美光最新说法，其DDR5产品基于18nm以下工艺，搭载该内存的系统预计最快2020年问世。而此次GDDR6 IP的推出，美光和其他一些公司也在尝试将GDDR6推向其他应用。

报导指出，Cadence的GDDR6 IP解决方案包括该公司的Denali存储器控制器，物理介面和验证IP等。控制器和PHY可处理每个引脚高达16Gbps的资料传输速率，并具有低误码率（BER）功能，可降低存储器汇流排上的重试次数，从而缩短延迟，以确保更大的存储器频宽。

Cadence的GDDR6 IP解决方案包括该公司的Denali内存控制器，物理接口和验证IP。控制器和PHY的额定值可处理每个引脚高达16 Gbps的数据传输速率，并具有低误码率（BER）功能，可降低内存总线上的重试次数，从而缩短延迟，从而确保更大的内存带宽。IP封装以Cadence的参考设计提供，允许SoC开发人员快速复制IP设计人员用于其测试芯片的实现。

IP封装以Cadence的参考设计提供，允许SoC开发人员快速复制，让IP设计人员用于完成其测试芯片。报导进一步指出，GDDR存储器主要用于显示卡上，但GDDR6的外观看起来与传统存储器芯片有些不同。而美光和其他一些公司也正在尝试将GDDR6推向其他应用。Cadence表示，其GDDR6 IP可用于针对AI/ML、自动驾驶、ADAS、加密货币、图形和高效能运算（HPC）应用的SoC上，基本上是说明了对非GPU市场的兴趣。

同时，作为全球最大的DRAM制造商，三星显然对非图形应用上采用GDDR6也非常感兴趣。而三星的7LPP制造技术是该公司最先进的制程技术，采用极紫外光刻（EUVL）技术来辅助整个制程的进行。而该技术目前用于制造未公开的SoC，而Cadence的GDDR6 IP在7LPP制程上成功流片，未来将使得SoC的设计者对7LPP制程更感兴趣，被更广泛的芯片生产所使用。